ISSN 1991-3087

Свидетельство о регистрации СМИ: ПИ № ФС77-24978 от 05.07.2006 г.

ISSN 1991-3087

Подписной индекс №42457

Периодичность - 1 раз в месяц.

Вид обложки

Адрес редакции: 305008, г.Курск, Бурцевский проезд, д.7.

Тел.: 8-910-740-44-28

E-mail: jurnal@jurnal.org

Рейтинг@Mail.ru Rambler's Top100
Яндекс.Метрика

Реализация цифровых понижающих преобразователей на ПЛИС

 

Сидоров Евгений Николавевич,

магистрант Омского государственного технического университета.

 

Программируемые логические интегральные схемы (ПЛИС) представляют одно из самых интересных и быстро развивающихся направлений современной цифровой микроэлектроники. За последнее десятилетие наблюдается бурный рост рынка этих устройств и существенное улучшение их характеристик. Прогнозы в этой области на ближайшее время представляются самыми оптимистичными.

С появлением ПЛИС проектирование цифровых микросхем перестало быть уделом исключительно крупных предприятий с объемами выпуска в десятки и сотни тысяч кристаллов. Проектирование и выпуск небольшой партии уникальных цифровых устройств стал возможен в условиях проектно-конструкторских подразделений промышленных предприятий, в исследовательских и учебных лабораториях и даже в условиях домашних радиолюбительских рабочих мест. Промышленно выпускаемые «заготовки» программируемых микросхем с электрическим программированием и автоматизированным процессом перевода схемы пользователя в последовательность импульсов программирования делают проектирование новых цифровых устройств сравнимым с разработкой программного обеспечения.

В настоящее время ведущими мировыми производителями ПЛИС являются фирмы Xilinix и Altera. Каждая из них выпускает целый спектр продукции, включая ПЛИС с различной архитектурой, флеш-ПЗУ для хранения конфигурации, САПР, средства программирования и отладки. Немаловажным является и тот факт, что САПР минимальной конфигурации этих фирм распространяется бесплатно, а его возможности вполне достаточны для освоения данной технологии и разработки цифровых устройств начального уровня.

Маршрут проектирования ПЛИС в последнее время протерпел существенные изменения. Если предыдущее поколение САПР ориентировалось преимущественно на графический ввод принципиальной схемы, то текущие версии САПР предоставляют богатые возможности к описанию проекта пользователя на так называемых языках описания аппаратуры (Hardware Description Languages, HDL). Эти языки приближены к обычным алгоритмическим языкам программирования и делают возможным быстрое освоение технологии проектирования ПЛИС разработчикам с разным уровнем начальной подготовки. Скорость трансляции проектов и эффективность алгоритмов синтеза конфигурации ПЛИС постоянно повышаются, делая доступным разработку устройств объемом несколько миллионов логических вентилей на обычной рабочей станции на базе ПК. Кроме того, доступны разработки надстроек над САПР производителей ПЛИС, автоматические генерирующие HDL-описание проекта на базе высокоуровневого описания[1].

Появление все более доступных и быстрых ПЛИС различных производителей расширяет список задач цифровой обработки сигнала, которые можно на них реализовать. Большой массив конфигурируемых логических блоков ПЛИС дает прекрасную гибкость и скорость. Конечно, однажды сконфигурированная ПЛИС обладает меньшей гибкостью, нежели процессор, однако значительно быстрее его. А для большинства задач цифровой обработки сигнала скорость является наиглавнейшим параметром, в особенности в задачах первичной обработки сигнала, после которой его частота уменьшается и требует гораздо меньше ресурсов для последующих манипуляций.

Одной из таких задач является цифровое гетеродинирование – процедура, производящая перенос спектра входного действительного сигнала с высокой частоты (обычно промежуточной частоты (ПЧ)) на низкую частоту (НЧ), умножая отсчеты входного сигнала на отсчеты опорного сигнала sin(ωt) и cos(ωt) для последующей его фильтрации и децимации. Устройство, выполняющее цифровое гетеродинирование – цифровой гетеродин. В комплексе с цифровыми децимирующими фильтрами цифровой гетеродин образует цифровой понижающий преобразователь, или Digital Down Converter (DDC). Данный преобразователь принято называть просто цифровым примеником.

С развитием цифровых технологий все большее внимание уделяется построению радиоприемных трактов с применением цифровой обработки сигналов (ЦОС), называемых в литературе SDR – software defined radio. Эта технология основывается на возможности оцифровки радиосигнала в реальном времени и последующей обработке программными или аппаратными цифровыми средствами ‑ цифровыми сигнальными процессорами, ПЛИС и т.д.[2] Ключевым элементом данной технологии является DDC.

SDR представляет из себя радио-телекоммуникационная систему, которая может быть настроена на произвольную полосу частот и принимать различные виды модулированного сигнала (DPSK, QAM, GMSK и т.д), состоящая из программируемого оборудования с программным управлением. Целью такой технологии является радиоприемник произвольных радиосистем, изменяемый путем программной переконфигурации. Данная технология позволяет заменить огромнейшее разнообразие существующих и разрабатываемых конструкций радиоприёмников и трансиверов, как серийных, так и, прежде всего, любительских, построенных по сложной супергетеродинной схеме, на ограниченное число доступных аппаратных блоков, работающих под управлением разрабатываемого программного обеспечения (ПО). Это приведёт к упрощению и удешевлению конструкций, существенному улучшению характеристик, поддержке любых видов модуляции, появлению большого количества сервисных функций, а также ускорит разработку[3].

В зависимости от частоты и ширины спектра принимаемого сигнала цифровая обработка в приемнике может использоваться как по радиочастоте (см. рис. 1), так и после переноса сигнала на фиксированную промежуточную частоту – обработка по ПЧ (см. рис. 2).

Радиоприемники с цифровой обработкой сигнала по ПЧ относятся к супергетеродинному типу и имеют ряд преимуществ перед приемниками прямого преобразования – возможность работы в большом диапазоне частот, хорошая селективность и чувствительность во всём диапазоне[4]. Приемники такого типа используются в профессиональной связной аппаратуре, к которой предъявляются жесткие технические требования. В числе недостатков супергетеродинных приемников – относительно высокое энергопотребление и большие размеры из-за использования аналоговых элементов.

 

Рис. 1. Структура приемника с ЦОС по радиочастоте.

 

Рис. 2. Структура приемника с ЦОС по промежуточной частоте.

 

К преимуществам приемников прямого преобразования относятся малое энергопотребление и возможность размещения всех элементов в небольшом портативном устройстве (в идеале в корпусе одной микросхемы), однако по избирательности, чувствительности и динамическому диапазону пока эти устройства уступают супергетеродинным приемникам.

При обработке сигналов с частотами, не превышающими несколько десятков МГц, скорость современных АЦП (для АЦП последовательного приближения она составляет несколько сотен Мвыб/с при разрядности до 12 бит) позволяет использовать классический принцип дискретизации в соответствии с теоремой Котельникова, согласно которой частота выборок должна быть как минимум в два раза больше верхней частоты в спектре дискретизируемого сигнала. При этом оцифровке подвергается диапазон частот от постоянной составляющей до половины частоты дискретизации, и на входе АЦП достаточно использовать аналоговый ФНЧ для защиты от наложения спектров. Для высокочастотных сигналов используется полосовая дискретизация (under sampling), которая позволяет обойти ограничение, накладываемое теоремой Котельникова для обработки узкополосных сигналов, у которых ширина спектра много меньше абсолютного значения центральной частоты. При полосовой дискретизации оцифровке подвергается не вся полоса частот, а лишь небольшая ее часть. При этом для защиты от наложения спектра необходимо использовать полосовые аналоговые фильтры. Стоит также отметить, что полосовая дискретизация позволяет одновременно с оцифровкой сигнала произвести перенос его спектра на низкую частоту.

В обоих случаях на входе преобразователя необходимо использовать аналоговые фильтры для защиты от наложения спектра. При этом, чем выше частота дискретизации, тем менее жесткие требования предъявляются к аналоговому фильтру. На практике разработчики стараются обеспечить такую частоту дискретизации, чтобы на входе АЦП было достаточно использовать трех- или четырехкаскадный пассивный фильтр.

В настоящее время основным лимитирующим фактором в развитии технологии SDR являются параметры применяемых АЦП. Быстродействие цифровой части не накладывает принципиальных ограничений. Однако, на практике, особенно в случае портативных и носимых применений, более высокая потребляемая мощность может являться весомым аргументом против использования SDR. Современные образцы АЦП позволяют реализовать SDR-системы в диапазоне частот до сотен мегагерц без преобразования частоты. В то же время, для достижения предельных параметров линейности, чувствительности и избирательности, чаще используются схемы с преобразованием частоты.

В наше время SDR используются для реализации простых радиомодемов, в частности GSM, WiFi, WiMax. Программное радио имеет большую полезность для военных применений и беспроводных услуг, так как позволяет обслуживать большое количество радиопротоколов. Со временем, SDR, возможно, станет основной технологией в радиокоммуникациях.

Цифровая обработка может вестись как на процессорах общего назначения, так и с помощью схем, реализованных на ПЛИС или специализированных ИМС. Первый способ наименее экономичен с точки зрения энергопотребления, и, главным образом, может применяться на этапе разработки системы, ввиду простоты отладки и реконфигурации. Решения на ПЛИС и специализированных микросхемах намного (в десятки и сотни, а иногда и тысячи раз) более экономичны. Применение ПЛИС также позволяет оперативно реконфигурировать систему.

В настоящее время существует большое количество реализаций устройств DDC, выполненных как в виде готовых СБИС отечественных и зарубежных производителей (например, 1288ХК1Т (Элвис), GC4016 (Texas Instruments), AD6620, AD6634 (Analog Devices), HSP50216 (Intersil) и др.), так и в виде программных IP-блоков (Intellectual Property), специфицированных на языках описания аппаратуры (VHDL, Verilog) и оттранслированных на ПЛИС в качестве составной части разрабатываемого проекта. Первые из них имеют достаточно гибкие параметры настройки, широкий круг применения, более низкую цену и энергопотребление, а также отсутствие необходимости самостоятельно разрабатывать прошивку. Однако, в условиях возрастания требований, предъявляемых к самым современным и вновь появляющимся системам беспроводной передачи данных (например, увеличение ПЧ или вообще отказ от аналогового гетеродинирования), эти СБИС неизбежно перестают удовлетворять указанным требованиям вследствие неизменности своей структуры.

Использование ПЛИС дает очень большую свободу разработчику: изменение какой-либо части создаваемой системы, например, параметров фильтров, приводит в итоге всего лишь к переконфигурированию ПЛИС. В случае со специализированной СБИС такого рода изменения зачастую либо не возможны, либо сильно ограничены. Вычислительные IP заготовки различаются по степени гибкости своей настройки под условия потребителя как:

·                    гибкие (описанные языком описания аппаратуры, таком как VHDL, на уровне регистровых передач),

·                    жесткие (логическая схема, EDIF-файл) и

·                    твердые (маски под определенную технологию, прошивки ПЛИС).

Гибкие заготовки обычно подстраиваются к условиям нового проекта в широких пределах и независимы от его технологии (серия ПЛИС, технология СБИС). Обычно в них задаются разрядность данных, объем памяти, таблицы констант, перечень периферийных устройств, иногда – быстродействие, которое пропорционально аппаратурным затратам[5].

Однако программные IP-блоки в большинстве случаев имеют стоимость не сопоставимую с готовыми СБИС (PowerLine Computers, IP-DDC4i – $2620) и труднодоступны для научно-исследовательских лабораторий. Гибкость настройки IP-блоков несравненно выше, чем у СБИС, но все же также зачастую ограничена ее разработчиком: практически всегда, как и в случае со СБИС, программные IP-блоки не позволяют менять свою внутреннюю структуру, что неприемлемо при модификации существующих и добавлении новых алгоритмов обработки сигналов.

В сегодняшних условиях, чтоб быстрее перейти от идеи к «железу», эффективнее провести проектирование новой системы на кристалле (СНК), необходимо эту СНК «собрать» из имеющихся вычислительных заготовок, а отсутствующие заготовки – приобрести на рынке IP cores, который бурно развивается в последние годы.

Если приобрести не удается или если проект – исследовательский, то необходимую заготовку можно поискать, например, в банке бесплатных IP cores, что на сайте www.opencores.org. Этот банк создан по инициативе организаций, содействующих развитию технологии СНК, а также инженеров, желающих поделиться своими результатами. Если оба этих пути не устраивают, то приходится ВУ проектировать самостоятельно [iii]. В случае с DDC это может оказаться оправданным или единственно возможным вариантом.

 

Структура и сравнительные характеристики DDC

 

Для обеспечения функций гетеродирования, децимации и канальной фильтрации входного сигнала DDC (цифровой приемник) обычно содержит следующие структурные элементы (рис. 3):

1.                  Цифровой гетеродин – обеспечивает перенос спектра входного действительного сигнала с промежуточной частоты на низкую частоту, умножая отсчеты входного сигнала на отсчеты опорного сигнала: sin(ωt) и cos(ωt). В гетеродине должно быть реализовано управление частотой и фазой опорного сигнала (обязательно содержится). Цифровой гетеродин в свою очередь состоит из цифрового синтезатора частоты (NCO) и умножителя.

2.                  N каскадов фильтров-дециматоров с постоянными коэффициентами (CIC-фильтры) возможно различного порядка, используемых для предварительной децимации сигнала и эффективных при больших значениях коэффициента децимации (могут отсутствовать).

3.                  M каскадов КИХ-фильтров-дециматоров, использующихся для последующей децимации с небольшими коэффициентами децимации, коррекции искажений АЧХ, вызванных CIC-фильтрами-дециматорами и канальной фильтрацией (могут отсутствовать).

4.                  Блок автоматической регулировки усиления (АРУ) (может отсутствовать).

Также DDC может содержать вспомогательные модули: аттенюатор, модуль передескретизации выходного сигнала, модуль внутренней отладки и пр.

 

Рис. 3. Типовая структурная схема DDC.

 

Основными характеристиками DDC являются: количество независимых каналов; скорость отсчетов входного сигнала (Мвыб/с) на каждый канал; типы (действительный, комплексный) и разрядности (бит) входного сигнала; SFDR гетеродина (Дб); точность настройки гетеродина (Гц); точность установки фазы гетеродина (градус); количество, порядок (порядки) каскадов CIC-фильтров-дециматоров и их общий коэффициент децимации; количество, порядок (порядки) каскадов FIR-фильтров-дециматоров и их общий коэффициент децимации; скорость работы КИХ-фильтров (Мвыб/с); доступные типы интерфейсов выходных данных и управления; возможность синхронизации работы нескольких DDC. Для DDC, реализованных в СБИС к указанным параметрам добавляются: питание (В), максимальное потребление (мВт), диапазон рабочих температур (°C), тип корпуса. Как было указано выше, гибкость настройки IP-блоков несравненно выше. Это выражается в том, что многие из параметров системы могут задаваться пользователем (количество каналов, разрядность данных, количество и порядок CIC и FIR-фильтров, коэффициенты FIR-фильтров) и в основном ограничены ресурсами и скоростью ПЛИС. Если же требуется обработка сигнала с использованием новых алгоритмов, то закрытость IP-блоков в большинстве случаев не позволит этого сделать.

В качестве примера в таблице 1 приводятся сравнительные характеристики некоторых СБИС DDC и IP ядра DDC для Spartan 6, поставляемого Xilinx. Прочерками в таблице 1 обозначены параметры, которые не доступны в IP ядре. Из анализа таблицы 1 можно сделать следующие выводы:

1.                  ПЛИС позволяет значительно более гибко настраивать параметры создаваемой системы: накладываемые на разрабатываемую систему ограничения определяются в большей степени доступными настройками используемых готовых IP ядер.

2.                  Производительность системы, созданной на ПЛИС, может быть достигнута значительно выше, чем на специализированной СБИС.

 

Таблица 1.

Сравнительные характеристики некоторых СБИС DDC [[6]] и IP ядра DDC для Spartan 6.

 

MF01

AD6620

AD6634

GC4016

IP DDC

Количество каналов обработки

4

1

4

4

1-8

Количество независимых 16-битных входов

4

1

2

3

1-8

SFDR гетеродина, ДБ

>100

>100

>100

>100

>100

Каскады CIC децимации

CIC2+CIC4-6

CIC2+CIC5

CIC2+CIC5

CIC4

КИХ-фильтр-корректор

64 порядка

нет

нет

21 порядка

Канальный КИХ-фильтр, порядка

64(128)

256

160

63(84)

Тактовая частота, МГц

>100

65

80

100

184

Скорость работы канального фильтра 64 порядка, МВыб/с

3.125

1

1.25

2.5

Цена

$22.26

$46.67

$52.50

$17.61

 

3. Цена ПЛИС, на которой может быть реализован DDC, меньше цены специализированной СБИС. Однако, необходимо отметить, что в случае с ПЛИС основную цену в итоге будет определять стоимость IP ядра DDC.

В следующих статьях планируется более подробно рассмотреть указанные структурные элементы DDC и принципы их работы, показать правила формирования их ключевых параметров, привести коды реализации на VHDL.

 

Литература

 

1.                  Ю.В. Зотов, Проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в САПР WebPACK ISE. – М.:Горячая линия-Телеком, 2003. – 624с., ил.

2.                  http://www.russianelectronics.ru/leader-r/review/2187/doc/54065/.

3.                  http://ru.wikipedia.org/wiki/SDR_(%D1%80%D0%B0%D0%B4%D0%B8%D0%BE).

4.                  Скляр Б. Цифровая связь. Теоретические основы и практическое применение. Изд. 2-е, испр. Пер с англ. — М.: Издательский дом «Вильямс», 2003.

5.                  А.М. Сергиенко, VHDL для проектирования вычислительных устройств – К ЧП «Корнейчук», ООО «ТИД «ДС», 2003 – 208с.

6.                  http://multicore.ru/?id=50.

 

Поступила в редакцию 05.06.2013 г.



[1] Ю.В. Зотов, Проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в САПР WebPACK ISE. – М.:Горячая линия-Телеком, 2003. – 624с., ил.

[2] http://www.russianelectronics.ru/leader-r/review/2187/doc/54065/.

[3] http://ru.wikipedia.org/wiki/SDR_(%D1%80%D0%B0%D0%B4%D0%B8%D0%BE).

[4] Скляр Б. Цифровая связь. Теоретические основы и практическое применение. Изд. 2-е, испр. Пер с англ. — М.: Издательский дом «Вильямс», 2003.

[5] А.М. Сергиенко, VHDL для проектирования вычислительных устройств – К ЧП «Корнейчук», ООО «ТИД «ДС», 2003 – 208с.

[6] http://multicore.ru/?id=50.

2006-2018 © Журнал научных публикаций аспирантов и докторантов.
Все материалы, размещенные на данном сайте, охраняются авторским правом. При использовании материалов сайта активная ссылка на первоисточник обязательна.